[NVIDIA英伟达] 11月热门硬件岗位

tracyw

NVIDIA英伟达芯片岗位来袭-11月

加入NVIDIA的N个理由
🧨GPU,人工智能和自动驾驶的全球领导企业, 过去5年, 股票走势强劲
🧨最先进+最复杂的芯片设计项目, 为将来的职业生涯发展奠定深厚的基础
🧨接触到最先进方法学和最严谨的工程管理,大幅提升专业领域的认知
和众多业界大牛并肩工作,从他们身上学习技术和经验
获得在部门间轮转的机会，从而积累在多个专业领域的知识
💥在业界一流公司的任职经历无疑会极大的提升你的背景
💥有机会从全员持股的福利中获得超额收益
💥高成长+充分尊重理解的非996工作机会

芯片岗位
1.        ASIC PD Engineer (时序/综合)-上海
2.        Physical Design Engineer (数字后端)-上海 北京
3.        DFT Engineer-上海
4.        ASIC Floorplan Engineer-上海


如何加入我们:
社招岗位, 工作经验不限, 岗位职级Open, 详细职位描写如下, 欢迎大家投递简历：

邮箱: tracyw@nvidia.com       Wechat: 1751315121


ASIC Physical Design团队-上海
我们是谁:
全球团队中的核心团队，NVIDIA上海ASIC-PD团队是除美国总部之外最大的海外团队，团队已经独立完成了数十块芯片的物理整合和时序分析，技术覆盖所有的角落，水平在全球团队中处于领先地位。
作为ASIC-PD的成员，会负责GPU和Tegra产品线的研发，与IP，DFT，PR，Library等各团队紧密合作，完成从RTL freeze到tape out的芯片实现。高品质按计划完成芯片网表，constraint的release。工作内容还包括各模式各层次各corner的时序分析修复，sign off，对流程的优化和改进，以及对新工艺的研究和使用。
在这里你可以
1. 参与世界上几乎最大最先进的芯片物理设计，有机会接触了解到从前端设计到后端流片的各个环节，学习最领先的芯片设计知识和方法。
2. 应用多级hierarchical物理设计技术完成超大规模芯片设计。
3. 应用最先进的工艺：选择corner，研究和定义不同corner的参数：ocv，derating，setup/hold margin。
4. 负责最先进的超高速IO物理实现：不仅仅是了解设计，加约束，写流程，收敛时序；还需要预测下一代的时序问题，提出解决方案。
- 27G GDDR物理设计
- CXL/NVLINK 物理设计：最新高速计算数据接口
5. 学习CDC，异步时序设计，异步设计失效是很难检测的失效，多数公司却没有完整的解决方案。
6. 面对最有挑战的芯片设计问题，与ASIC，ANALOG，P&R等设计者紧密合作解决相关问题；技术能力，交流沟通能力，以及团队合作解决复杂问题的能力都能得到充分的发挥和提高。
7. 在完成设计的同时完善流程，提高工作效率，把重复的工作交给工具，把自己的时间集中在有挑战的工作上面。

欢迎这样的你加入我们
1. 微电子、电子工程、计算机等相关专业学士以及以上学位
2. 对静态时序分析，综合，网表质量检查，形式验证，CDC，异步时序分析等的全部和部分有良好的了解，有相关工作经验。
3. 良好的团队合作精神和解决问题的能力
5. 掌握一定的脚本知识，如perl，python，tcl，csh等
6. P&R, ASIC design and DFT etc. knowledge is a plus.

和他们并肩作战
团队有很多20年左右经验丰富的高级工程师，有各个方面的技术专家。我们不但知道怎么做，而且知道为什么这么做，还一直在争取做得更好更容易的路上

Physical Design Engineer (后端)-北京/上海
部门简介：
上海VLSI Physical Design 部门成立于2005年， 在过去的15年里，我们成功地参与并设计了NVIDIA发布的所有产品。我们使用的是最前沿的生产工艺，最先进的EDA工具以及最复杂的设计流程。致力于最先进的产品设计，挑战技术之巅是我们一贯的追求。

【你会做些什么】
负责NVIDIA (英伟达)公司所有芯片（包括GeForce，Tegra，Tesla，Quadro等系列）的物理设计及其实现（Netlist to GDSII）， 以及流程开发（Flow development）。

致力于：
芯片规划及布局, 顶层设计到底层模块的划分
电源/时钟分布及规划
布局布线 (包含从顶层设计以及底层模块的全部内容)
静态时序/功耗/噪声/可制造性优化及分析
物理验证
流程自动化以及回归测试
与EDA提供商合作进行工具评估和改进
开发内部工具和解决方案

【我们想要看到这样的你】
微电子, 电子工程及相关专业硕士生
有相关课程背景：集成电路设计, 数字电路设计, 半导体器件
有以下知识：芯片设计, 布局布线
有数字芯片项目设计经验或者使用ASIC设计流程的经验优先
有EDA工具（布局布线，时序分析，电路仿真, 版图设计等）的使用经验优先
有使用Perl，Tcl，Python和Shell等语言编写脚本的能力优

DFT Engineer-上海
从DFT到DFX
随着芯片工艺不断进步，设计规模持续增加，DFT该如何应对，控制测试成本，保证产品质量？
面对强劲的市场需求，在芯片产能受限的情况下如何通过提升良率来增加供给？
对汽车（自动）驾驶环境下的芯片如何通过提高测试标准来保证产品品质，如何实现系统自测试（IST - In System Test）和在线测试（Online Test）来保证系统安全？
DFT需要不断进化和创新来应对新工艺新需求，已经从DFT转变为DFX（DFT+DFM+DFR+DFD+…）
•        DFT：Design for Testability
•        DFM: Design for Manufacturability
•        DFR: Design for Reliability
•        DFD: Design for Debug
NVIDIA上海DFX团队已拥有各个领域的技术专家，具备独立完成芯片DFT设计和实现的能力，在全球团队中引领DFT的设计验证工作。该团队在上海设有ATE lab和ATE测试机台，可以第一时间解决芯片生产初期bringup的问题，为芯片量产加速。
职位介绍及工作内容
你将参与GPU和Tegra产品线的研发，与SOC，PD，PR等团队紧密合作，完成DFT从RTL到tape out的芯片实现工作，与TE，PE等团队合作完成芯片ATE bringup工作。

你将负责以下一项或多项具体工作内容：
•        JTAG 1500/1687
•        DFT Clock
•        DFT Insertion
•        ATPG
•        BIST (MBIST, LBIST, etc.)
•        IST and Online Test
•        ATE Bringup
•        DFT Design/Methodology
•        DFT Infrastructure/Flow Development
我们想要看到这样的你:
•        熟练掌握Verilog代码编写，有芯片设计或验证相关经验
•        了解DFT的主要技术，具备Scan/ATPG/BIST/JTAG/Clocks/Bringup等任一方向
•        熟悉Tcl，Perl，Python等脚本语言
•        有数字芯片前端或后端设计经验为加分项
•        良好的英语读写和口语交流能力
•        敢于接受挑战，富有创新精神


ASIC Design Floorplan Engineer-上海
【你会做些什么】
•        与架构团队，RTL设计团队，后端团队和封装设计团队进行合作，在项目早期对整个芯片的布局做出规划；
•        与RTL设计团队合作，针对布局、面积、内部连线等问题进行持续优化，实现最优化的芯片面积;
•        在项目设计的早期，我们负责评估时序、绕线可能存在的问题，通过与RTL设计团队合作，优化芯片实现方案，解决项目中存在的潜在问题；
•        开发新的分析工具，对当前的面积，连线，结构进行分析，加速分析过程并给出有效的floorplan方案。

【我们想要看到这样的你】
•        微电子, 电子工程及相关专业硕士生
•        有相关课程背景：集成电路设计, 数字电路设计, 半导体器件
•        有以下知识：芯片设计, 布局布线